招聘崗位

崗位描述：

1、負責或參與驗證方法、流程的定義和實施

2、協同架構和設計團隊理解系統和模塊相關功能(néng)樂少定義

3、負責或參與芯片模塊級，子系統畫時級和頂層UVM驗證環境搭建, 維護及支持

4、負責或參與驗證計劃制定，根據驗筆公證計劃，完成(chéng)覆蓋率驅動的随機驗證，設計測試用慢船例以達到覆蓋率目标，并對(duì)相關結果進(jìn)行分析

5、協同設計工程師進(jìn)行失敗用例的debug

任職要求：

1、UVM/SystemVerilog進(jìn)行數字電路驗證直接項目經(jīng)曆

2、使用SystemVerilog進(jìn)行UVM平台搭建，完成(chéng)數據收集，随機化及過(guò爸弟)程控制等相關事(shì)項。

3、熟練使用仿真EDA工具，如VCS，Questa，Xcelium

4、熟練使用Debug工具，如Verdi，SimVision，Visualizer

5、能(néng)承擔功能(néng)覆劇哥蓋率相關工作，包括覆蓋率相關代碼編寫，覆蓋率數據收集和分析，下山從覆蓋率數據庫（UCDB，VCB）中提取相關信息

6、能(néng)使用shell/Perl/TCL/Python等腳本語言進(jìn)行自動化腳本編寫

7、具有以下經(jīng)驗/能(néng)力優先（一項或多項）：

高速通信芯片UVM驗證經(jīng)曆

了解數字信号處理、通信原理相關基礎知識

算法類電路驗證經(jīng)曆

熟悉PCIe, CXL, Ethernet等相關協議