招聘崗位

崗位描述：

-      負責參與ASIC數字設計，實現，驗證，微架構及吧請RTL代碼設計。 

-  &nb師畫sp;   協助參與運用先進(jìn)工藝及先進(jìn)開(kāi)發(fā)流程進區信(jìn)行高速低功耗的數字信号處理電路設計

-    &nbs喝高p; 采用Verilog RTL開(kāi)發(友務fā)計算算法以及數字信号處理算法的邏輯電路

-   學件   在模塊/子系統/芯片頂層級别進(jìn)行電路集成(chéng)，功能(nén師來g)仿真。 

-      協同測試工程師進(jìn)行芯片validation及說市相關debug工作

-   音高   采用shell/Perl/TCL/Pyt些唱hon等腳本語言編寫相關自動化腳本

任職要求：

-      熟悉Verilog/SystemVerilog語言， 通視; 

-    喝討  光電、通信、電子、計算機等相關專業優先

-    術線  具有以下經(jīng)驗/能(néng)力優書司先（一項或多項）：

-    &nbs得土p; 了解數字信号處理/通信原理相關基礎知識

-      高速通信芯片設計經(jīng)曆新數

-   &nb弟可sp;  前向(xiàng)糾錯編碼（F還來EC）或加密（如AES）等相關算法電路設計經(jīng)曆

-     到小 基帶/中頻處理相關算法電路設計實現經(jī對區ng)曆   

-     就那 調制解調相關算法電路設計經(jīng)曆 雨窗

-      數字信号處理（DSP）相關算法小村

-      熟悉PCIe, CXL相關協議